Сумматоры. 
Цифровые устройства и микропроцессоры

Сумматор — это узел ЭВМ, предназначенный для сложения кодов двоичных чисел. Сумматоры делятся на последовательные (накапливающие) и параллельные (комбинационные). Накапливающие сумматоры имеют низкое быстродействие, поэтому они рассматриваться не будут. В комбинационных сумматорах слагаемые поступают на входы одновременно, а на выходе получается код суммы. После снятия слагаемых результат пропадает. Эти устройства не обладают памятью и строятся на логических элементах.

Составим таблицу истинности устройства для сложения двух одноразрядных чисел anb:

Здесь р — перенос в старший разряд; s — значение суммы. Устройство, реализующее эту таблицу истинности, называют двоичным полусумматором. Его можно синтезировать по ФАЛ для каждого из выходов:

Составим схему на произвольных элементах (рис. 3.14).

Рис. 3.14. Схемная реализация и условное обозначение полусумматора.

При сложении многоразрядных чисел необходимо складывать три двоичные цифры в каждом разряде: два слагаемых и единицу переноса из предыдущего разряда Р_}__х. Наличие этой единицы переноса несколько меняет таблицу сложения двоичных чисел:

ФАЛ для цепи суммы:

Карта Карно для функции переноса представлена на рис. 3.15.

Рис. 3.15. Карта Карно для цепи переноса.

Минимальная форма по этой карге P_t = а, • b_t + a_t ? P_j__l + b_t • P_t__{.

Уравнение для S, не минимизируется. Устройство, реализующее эти ФАЛ, называется сумматором (полным сумматором). Он имеет три входа и два выхода. Цена сумматора по уравнениям составляет Ц = 25. Путем совместной минимизации уравнений 5, и Pj удается снизить цену до 20, и в таком виде выпускаются микросхемы сумматоров. Например, К155ИМ1 — полный одноразрядный сумматор (рис. 3.16).

Рис. 3.16. Полный сумматор.

Для сложения многоразрядных чисел сумматор составляют из одноразрядных. Пусть требуется сложить два четырехразрядных двоичных числа: А и В:

Составим схему сумматора (рис. 3.17).

Рис. 3.17. Многоразрядный сумматор.

Получился многоразрядный сумматор с последовательным переносом. Такие сумматоры выпускают в виде отдельных микросхем. Например, ИМС К155 ИМЗ — четырехразрядный сумматор с последовательным переносом. Время сложения чисел определяется временем распространения переноса и равно 55 нс (для четырех разрядов). С ростом числа разрядов быстродействие сумматора уменьшается, так как цепь переноса последовательная.

Вспомним формулу переноса:

Найдем эти переносы:

Видно, что имея только слагаемые, можно формировать перенос в любом разряде, не дожидаясь его появления в предыдущем разряде, причем с помощью только двухуровневой схемы (один слой конъюнкторов и один дизъюнктор). Такая схема называется схемой ускоренного переноса (параллельного переноса). Она может быть встроена в сумматор (сумматор с параллельным переносом) или выпускаться отдельно. Например, ИМС К155 ИМ6 — четырехразрядный сумматор с параллельным переносом. Время сложения чисел равно 27 нс.

При большом числе разрядов сложность схемы ускоренного переноса сильно возрастает. Поэтому сумматор разбивают на группы по четыре или восемь разрядов. Внутри группы выполняют параллельный перенос, а между группами — параллельный или последовательный. Такие сумматоры называют сумматорами с групповым переносом.

Многоразрядный сумматор условно обозначают так, как показано на рис. 3.18.

Рис. 3.18. Условное обозначение многоразрядного сумматора

С помощью сумматоров можно не только складывать, но и вычитать двоичные числа. При использовании дополнительных кодов операцию вычитания двух положительных чисел заменяют операцией суммирования положительного и отрицательного чисел, при этом получение дополнительного кода числа является элементарной операцией. Для этого необходимо проинвертировать число и прибавить к нему в младший разряд единицу.

Схема вычитателя числа Л из числа В приведена на рис. 3.19, а схема вычитателя числа В из числа А — на рис. 3.20.

Рис. 3.19. Схема вычитателя числа А из числа В.

Рис. 3.20. Схема вычитателя числа В из числа А.

Схема инкремент/декремент.

Возьмем три полусумматора и соединим их следующим образом (рис. 3.21).

Рис. 3.21. Схема инкремент/декремент.

Подавая на управляющий вход Z ноль или единицу, проанализируем состояние выхода при различных входных сигналах:

Если на вход Z поступает ноль, то число на выходе будет без изменений. Если на вход Z подать единицу, то эта единица добавляется к младшему разряду числа (инкремент +1).

Если числа на входе и выходе проинвертировать, то мы получаем схему декремент (декремент -1):

Число на входе получился Выполняем инверсию ответ инкремент Эта схема самостоятельного значения нс имеет, но широко используется как составная часть АЛ У.