Адаптер параллельной связи с блоком обработки 5 прерываний от ВУ

Определение требуемых стробов записи и чтения. Таблица обращения к портам УС. Так как количество адресных входов n=2, то в ОЧ требуется ввести специальный триггер активного канала (Ta)Taканал0K01K12К2Вследствие этого, нам необходимо получить 7 стробов записи, седьмой дополнительный строб записи предназначается для сброса/установки триггера активности. ИЧ формирует два строба чтения: STRR0, STRR1, а надо 5, поэтому каждый из стробов размножается до трёх в зависимости от зн. Ta. ИЧ формирует 2 строба записи, а надо 7, поэтому размножаем каждый из стробов в зависимости от значений разрядов D1, D2 и Ta. Таблица обращений для PITc3каналами (К0,К1,К2) и n=2. В канале 0 используется 8-разрядный СЕ, OLи CR и реализуется 2 режима. В каналах1,2 используется 8-разрядный СЕ, OLи CR и реализуется 1 режим в каждом канале. Таблица1 — Таблица обращения к портам. А1А0РУСОперация (внутренний строб).

Вывод в RG0 ()10011.

Вывод в RG1 ()10101.

Вывод в RG2 ()10111.

Вывод в IMR10000.

Строб IRR (i)10100.

Вывод в РУС ()01100.

Ввод из К1 001.

Ввод из К101 011.

Ввод из К201 101.

Ввод из IRR01111.

Ввод из PRCDПостроение ОЧ УС5.1 Блок регистров.

Выходные сигналы формируются регистрами с тремя состояниями выхода КР1533ИР37, каждый из которых может находиться в активном или пассивном состоянии в зависимости от значения соответствующего бита в управляющем слове (блок CPU).Управляющие сигналы операционной части используются для записи выходных данных (-STRW0…STRW6). Схема блока регистров приведена на рис.

6.Рис. 6 — Схема блока регистров5.

2 Блок приема данных (от ВУ) Для чтения состояний внешних линий используются однонаправленные буфера КР1533АП5, выходы которых объединяются для мультиплексирования читаемых данных. Управляющие сигналы операционной части используются для чтения входных данных (-STRR0…-STRR6).Схема блока приема данных изображена на рис.

7.Рис. 7. — Схема блока приема данных5.

3 Блок прерываний.

Блок обработки прерываний состоит из регистра прерываний — КР1533ИР37, буферного элемента — КР1533АП5, элемента 7ИЛИ-НЕ собранного на КР1533ЛЕ4 и КР1533ЛН1. С каждого внешнего устройства сигнал INT поступает на вход регистра, синхронизирующий вход которого подключен к сигналу CLK системной шины, что обеспечивает помехозащищенность, то есть регистрация прерываний происходит по положительному фронту сигнала CLK, так как нарастание уровня происходит довольно быстро, то вероятность ложного срабатывания мала. Так как выходы регистра соединены логическим элементом 7ИЛИ-НЕ, поэтому, если пришло хотя бы одно прерывание на выходе этого элемента появляется низкий уровень, который с помощью элементов НЕ и И-НЕ преобразуется в сигнал IRQ. Чтение пришедших прерываний происходит при низком уровне сигналаSTRR7. Сброс прерывания осуществляется установкой в управляющем слове старшего бита в «1» .Схема блока обработки прерываний приведена на рисунке 7.Рис. 7. — Блок обработки прерываний6.

Заключение

.

Выполнение практической работы по разработке устройства связи с внешними объектами позволяет применить полученные знания внутренней архитектуры ввода-вывода компьютера, элементной базы микроэлектронной аппаратуры и основ программирования функций ввода-вывода. Данный проект реализует структуру устройства адаптера параллельной связи с блоком обработки прерываний от ВУ. 7. Список используемой литературы.

Курс лекций по МПС, Бикмухаметов Р. Р., 2011.

Микропроцессорный комплект К1810.

Структура, программирование, применение. Справочная книга. Под редакцией Казаринова Ю. М., Москва, Высшая школа, 1999.Ю. В. Новиков, О. А. Калашников, С. Э. Гуляев Разработка устройств сопряжения для персонального компьютера типа IВМ РС/ Под общей редакцией Ю. В. Новикова.