Синтезировать конечный автомат, работающий по принципу автомата Мили. В синтез входит построение схемы КЦУ автомата, временные диаграммы его работы, программа на VHDL для реализации автомата на макете в FPGA CycloneV и диаграмма переходов автомата

Комбинационный процесс целиком состоит из конструкции case, в которой описаны варианты действий для всех текущих состояний. В нашем случае для каждого текущего состояния, определяемого сигналом current_state, определена конструкция if… then…else…, в которой определяются значения выходов Q, и планируется следующее состояние автомата next_state.В процессе sequentialописывается работа регистра. При этом процесс начинается со строки ifrising_edge (clk) then…, которая описывает регистр, управляемый фронтом сигнала clk. Только при наличии фронта сигнала clkпроисходит либо сброс схемы, либо изменение текущего состояние в соответствии с сигналом next_state. Таким образом, сброс полученного устройства является синхронными и, как видно в коде — приоритетным относительно изменения текущего состояния на next_state.Следует отметить, что описанный код является синтезируемым для любой ПЛИС. Временные диаграммы работы спроектированного автомата Мили представлены в приложении Д (рис. Д.1).

ЗАКЛЮЧЕНИЕ

Видно, что проектирование с помощью языка описания аппаратуры (ЯОА) VHDL гораздо проще, требует меньше документации и несет меньше затрат, особенно если проект достаточно большой. Кроме того, использование языка ЯОА снижает вероятность ошибки пользователя при проектировании схемы, будучи более надежным инструментом разработки. Исходя из этого, на сегодняшний день практически все цифровые устройства средней и высокой сложности изготавливаются с использованием проектирования с помощью языков описания аппаратуры. Спроектированный автомат Мили готов для синтеза в любой современной ПЛИС.

СПИСОК ИСПОЛЬЗОВАННЫХ ИСТОЧНИКОВ

ПРИЛОЖЕНИЕ АДиаграмма переходов автомата Мили (обязательное)Рисунок А.1 — Диаграмма переходов спроектированного автомата Мили.

ПРИЛОЖЕНИЕ БФункциональная схемавходного КЦУ (обязательное)Рисунок Б.1 — Принципиальная схема входного КЦУ автомата Мили.

ПРИЛОЖЕНИЕ ВФункциональная схема выходного КЦУ (обязательное)Рисунок В.1 — Принципиальная схема выходного КЦУ автомата Мили.

ПРИЛОЖЕНИЕ ГVHDL-описание автомата Мили (обязательное)library IEEE;use IEEE. std_logic_1164.all;useIEEE.std_logic_arith.conv_std_logic_vector;entity mealy isport (X: in std_logic;clk: in std_logic;reset: in std_logic;Q: out std_logic_vector (2 downto 0));end entity;architecture behavioral of mealy istypestate_type is (S0, S1, S2, S3, S4, S5, S6, S7);signalcurrent_state: state_type;signalnext_state: state_type;begincombinational: process (current_state, x) begincasecurrent_state iswhen S0 =>if X = '1' thennext_state <= S5;Q <= «111» ;elsenext_state <= S6;Q <= «000» ;end if;when S1 =>if X = '1' thennext_state <= S6;Q <= «110» ;elsenext_state <= S3;Q <= «001» ;end if;when S2 =>if X = '1' thennext_state <= S0;Q <= «101» ;elsenext_state <= S4;Q <= «010» ;end if;when S3 =>if X = '1' thennext_state <= S2;Q <= «100» ;elsenext_state <= S0;Q <= «011» ;end if;when S4 =>if X = '1' thennext_state <= S3;Q <= «011» ;elsenext_state <= S7;Q <= «100» ;end if;when S5 =>if X = '1' thennext_state <= S7;Q <= «010» ;elsenext_state <= S1;Q <= «101» ;end if;when S6 =>if X = '1' thennext_state <= S4;Q <= «001» ;elsenext_state <= S2;Q <= «110» ;end if;when S7 =>if X = '1' thennext_state <= S1;Q <= «000» ;elsenext_state <= S5;Q <= «111» ;end if;end case;end process;seqential: process (reset, clk) beginifrising_edge (clk) thenif reset = '1' thencurrent_state <= S0;elsecurrent_state <= next_state;end if;end if;end process;endarchitecturebehavioral;ПРИЛОЖЕНИЕ ДВременные диаграммы работы спроектированного автомата Мили (обязательное)Рисунок Д.1 — Временные диаграммы работы автомата Мили.