Разработка дискретного устройства

Введение

Теория дискретных устройств (ТДУ) является сравнительно молодой и быстро развивающейся отраслью науки. Её появление в 30 — х годах нашего столетия связано с усложнением и совершенствованием релейных систем управления, когда возникла необходимость в их математическом описании. Новый стимул развития ТДУ получила в 50 — х годах в связи с применением в устройствах управления полупроводниковой техники и вычислительных машин. В настоящее время разрабатываются вопросы теории, связанные с использованием микросхем большой степени интеграции, программируемых логических матриц, микропроцессоров и других достижений современной микроэлектроники.

Основы ТДУ начали закладываться в 1938 — 1940 гг., когда советский физик В. И. Шестаков, американский математик К. Шеннон и японский учёный А. Накашима доказали возможность использования булевой алгебры при анализе и синтезе контактных схем. Впервые же указал на такую возможность в 1910 г. русский физик П.Эрнефест.

Большое влияние на развитие ТДУ оказало создание электронных вычислительных машин (ЭВМ). Крупный вклад в указанную теорию и практику дискретной техники, особенно в применении к ЭВМ, внёс академик В. М. Глушков.

Устройства железнодорожной автоматики, телемеханики и связи в основном относятся к классу дискретных устройств. К железнодорожным системам автоматики, телемеханики и связи предъявляют повышенные требования с точки зрения надёжности, безопасности и устойчивости работы.

1. Разработка дискретного устройства

1.1 Структурная схема дискретного устройства и описание работы Структурная схема данного дискретного устройства представлена на рисунке 1.

Рисунок 1 — Структурная схема дискретного устройства: ГИ — генератор импульсов; СТ — счётчик импульсов; ПК — преобразователь кодов; ДЧ — делитель частоты; В — устройство вычитания; RG — регистр (преобразователь) Принцип работы дискретного устройства:

Генератор импульсов генерирует сигналы с некоторой частотой, которые поступают на параллельно соединённые счетчик СТ и делитель частоты ДЧ. Со счетчика импульсы идут к преобразователю кодов ПК, а затем на устройство вычитания В. С делителя частоты сигналы поступают на регистр RG. Сигналы, идущие с регистра RG и преобразователя кодов ПК, проходят через устройство вычитания В, где вычитаются. Импульсы, вырабатываемые устройством вычитания и генератором импульсов, попадают в регистр RG.

преобразователь код дискретный делитель

1.2 Генератор прямоугольных импульсов Генератор прямоугольных импульсов (Рисунок 2) собран на логических элементах ИЛИ-НЕ.

Рисунок 2 — Схема генератора импульсов В данной схеме резистор R1 используется для начального запуска генератора. Напряжение на выходе генератора имеет вид последовательности прямоугольных импульсов, которые в свою очередь воздействуют на другие составляющие части дискретного устройства.

Частота генерации задается с высокой точностью с помощью кварцевого резонатора ZQ1.

Для стабилизации взят кварцевый резонатор на 100 МГц РПК01.

В соответствии с выходной частотой возьмём R1 = 1 кОм.

Временная диаграмма генератора имеет следующий вид:

Рисунок 3 — Временная диаграмма генератора Исходя из того, что частота кварцевого резонатора 100 МГц, период импульсов будет равен

1.3 Синтез счётчика с параллельным переносом и коэффициентом счёта на 20

Счётчики импульсов это дискретные устройства с памятью, осуществляющие подсчет числа поступающих входных сигналов и хранящих подсчитанное число в виде двоичного кода.

Счетчики характеризуются такими параметрами как быстродействие и информационная емкость. Быстродействие счетчика определяется разрешающей способностью tp и временем установки tу очередного состояния.

Разрешающая способность обратно пропорциональна частоте входных сигналов Поэтому под разрешающей способностью счетчика понимают минимально допустимый интервал времени между двумя входными сигналами, при котором не происходит потеря информации.

Время установки счетчика есть промежуток времени от момента поступления входного сигнала до момента завершения переключения счетчика в новое состояние.

Информационная ёмкость счетчика или коэффициент счета максимальное количество импульсов, которое может подсчитать счетчик.

По направлению счета счетчики разделяют на суммирующие, вычитающие и реверсивные. В суммирующих счетчиках с каждым последующим импульсом увеличивается на единицу число, подсчитанное счетчиком. В вычитающих счетчиках с каждым последующим импульсом уменьшается на единицу число, подсчитанное счетчиком. Реверсивные счетчики могут работать как в режиме суммирования, так и вычитания, в зависимости от настроек схемы управления счетчика.

В счетчиках со смешанным переносом используется двоично-десятичный принцип счета. При этом каждой десятичной цифре соответствует свой двоичный счетчик с Ксч = 10. Внутри каждой декады производится параллельный, а между декадами последовательный перенос.

Нам необходимо построить двоичный вычитающий счётчик на D — триггерах с параллельным переносом. Коэффициент счета равен 20.

Для синтеза данного счетчика необходимо построить таблицу истинности, в которую включаются столбцы текущих состояний триггеров счетчика, столбцы последующих состояний триггеров, столбцы определения функций возбуждения (вызывающих переключения) триггеров и столбец номера входного импульса.

Заполнение столбцов функций возбуждения триггеров осуществляется на основе таблицы переходов D-триггера (таблица 1).

Таблица 1 — Таблица переходов D-триггера

Количество триггеров для = 20 будет равно Заполним таблицу истинности, представленную в таблице 2.

Таблица 2 — Таблица истинности единиц вычитающего счетчика на D-триггерах

Поскольку счетчик должен быть вычитающий, то в столбце с номером входного импульса десятичная цифра все время уменьшается на единицу. Столбцы текущих состояний показывают код десятичной цифры в столбце с номером входного импульса, а столбцы последующих состояний показывают уменьшенный на единицу код десятичной цифры столбца с номером входного импульса. Таблица истинности строится для определения функций возбуждения D триггеров таким образом, чтобы они вызвали реализацию триггерами алгоритма вычитания в двоичной интерпретации. После того, как текущие и последующие состояния триггеров заполнены, приступают к определению функций Di для каждого из триггеров счетчика.

Анализируя данные таблицы 2 легко заметить, что значения функций возбуждения совпадают с теми значениями выходов триггеров, в которые они должны переключиться, что облегчает заполнение таблицы.

Выполним упрощение функций возбуждения триггеров с помощью карт Карно (рисунок 4) с учетом того, что наборы 20 — 31 не используются в таблице истинности, и поэтому упрощаемые функции заданы частично.

Рисунок 4 — Упрощение функций единиц вычитающего счетчика на D-триггерах Выполним минимизацию карт Карно и для удобства построения схемы минимизируем функции в базисе ИЛИ-НЕ.

В таком случае для функций возбуждения элементов памяти единиц получим следующие формулы:

Так как в таблице истинности для D-триггера нет безразличных состояний для триггеров, оттого функции возбуждения получаются более сложными. По получении нулевых комбинаций на всех пяти триггерах, в счётчике происходит общий сброс, и триггеры принимают исходное состояние.

Схема параллельного вычитающего счетчика на D — триггерах с коэффициентом счета 20 изображена на рисунке 6.

Для удобства подключения к преобразователю кодов инвертируем выходы счетчика и делаем для них отдельные выходы. Работу вычитающего счетчика можно посмотреть по временной диаграмме на рисунке 5.

Рисунок 5 — Временная диаграмма вычитающего счетчика Рисунок 6 — Схема вычитающего счетчика на D — триггерах

1.4 Синтез преобразователя кодов Преобразователь кодов — это комбинационное дискретное устройство, предназначенное для перевода одного двоичного кода в другой двоичной код.

Эти дискретные устройства часто применяются в системах автоматики и телемеханики с целью получения из обычных безызбыточных кодов более сложных избыточных колов. Избыточные коды позволяют только обнаруживать или обнаруживать и исправлять ошибки в кодовых словах при передаче сигналов по линиям связи на большие расстояния.

В данной курсовой работе разработан преобразователь кодов, преобразующий код «16 8 4 2 1» в код «3а+2». Составим таблицу истинности для преобразователя кодов.

Таблица 3 — Таблица истинности преобразователя из кода «16 8 4 2 1» в код «3а+2»

Для минимизации функций используем метод карт Карно. Для упрощения построения схемы переведем функции в базис ИЛИ-НЕ.

Рисунок 7 — Минимизация функций методом карт Карно Нам требуется упростить одну функцию методом Квайна-Мак-Класки.

Упростим функцию методом Квайна-Мак-Класки. Для этого перепишем её, заменив переменные их значениями 0 и 1. Тогда. Кроме того, учтём, что функция является частично заданной, в которой кодовые комбинации для чисел 20−31 не используются. Доопределим функцию, добавив в неё кодовые комбинации чисел 20−31, и получим функцию = 1 v 11 v 101 v 111 v 1 001 v 1 011 v 1 101 v 1 111 v 10 001 v 10 100 v 10 101 v 10 110 v 10 111 v 11 000 v 11 001 v 11 010 v 11 011 v 11 100 v 11 101 v 11 110 v 11 111.

Разобьём полученные кодовые слова функции по группам в зависимости от числа единиц в них. Применим операцию склеивания к кодам соседних по номерам групп. Склеиванию подвержены лишь те коды, которые различаются одним из пяти символов на соответствующей позиции. После склеивания на месте склеивания символа проставляется прочерк, и код перемещается в группу с меньшим номером. Процесс склеивания повторяется до тех пор пока её уже нельзя будет применить. Тогда переходим к операции поглощения. Для этого составляем таблицу поглощений. В столбцах данной таблицы размещаются все исходные коды, а в строках — коды, оставшиеся после склеивания. В клетках таблицы на пересечении соответствующих строки и столбца проставляются отметки, если совпадают символы строки и столбца на позициях, где нет прочерков.

Таблица 4 — Операции склеивания

Таблица 5 — Операции поглощения В строке перекрытий таблицы 5 все клетки должны быть заполнены отметками, снесёнными от склеенных кодов. В первую очередь в строку перекрытий сносятся отметки ядер функции. В рассматриваемой таблице некоторые коды будут ядрами. Поэтому упрощённая функция будет иметь вид: Y5=0—-1 v —-01 v 1−1— v 11—;

Поскольку функция задана частично, необходимо проверить её также на возможность перекрытий с функцией Y5. Работая над данными таблицы 6, выясняем, что для перекрытия исходной функции достаточно лишь двух склеенных кодов. Тогда окончательный результат упрощения функции запишем как Y5=0—-1 v —-01.

Таблица 6 — Перекрытие функций Заменим невычеркнутые значения переменными и получим упрощённую функцию Принцип работы преобразователя кодов можно посмотреть из временной диаграммы на рисунке 8. Структурная схема преобразователя кодов изображена на рисунке 9.

Рисунок 8 — Временная диаграмма преобразователя кода из «16 8 4 2 1» в код «3а+2»

Рисунок 9 — Структурная схема преобразователя кода из «16 8 4 2 1» в код «3а+2»

1.5 Реализация преобразователя кодов на базе программируемо-логических матриц В устройствах управления современных микропроцессоров и различных комбинационных структурах широкое применение находят программируемые логические матрицы (ПЛМ), которые во многих случаях представляют собой комбинационные устройства с большим числом входов и выходов. На входы ПЛМ подается в парафазном коде n-разрядное двоичное число, содержащее информацию о коде подлежащей выполнению команды, а также о кодах дополнительных признаков и условий. Входное число должно быть преобразовано в m-разрядное выходное число, являющееся кодом подлежащей выполнению микрокоманды. Обычно длина выходного числа значительно больше длины входного. В принципе, ПЛМ является универсальным элементом, который может быть запрограммирован на реализацию любой функции алгебры логики (ФАЛ) определенной сложности. В рассмотренном случае ПЛМ функционирует как преобразователь кодов. По таблице 7 получили выражения, которые упростили и по упрощенным выражениям построим преобразователь кода на программируемой логической матрице. В соответствии с полученными уравнениями осуществляется программирование ПЛМ. Узлы матрицы, в которых необходимо сохранить транзисторы, отмечаются точками.

Таблица 7 — Таблица истинности преобразователя из кода «16 8 4 2 1» в код «3а+2»

Для упрощения построения ПЛМ переведем функции в базис ИЛИ-НЕ.

Функции на выходе матрицы М1:

На выходе матрицы М2:

Рисунок 10 — Точечное начертание матрицы преобразователя кодов Рисунок 11 — Принципиальная схема программируемой логической матрицы

1.6 Синтез делителя частоты Основное назначение делителя частоты — уменьшение частоты следования входных импульсов.

Как следует из предыдущих пунктов, счетчики также могут быть использованы для деления частоты. Важное отличие делителя частоты от счетчика заключается в том, что счетчик выдает код числа на своих выходах, которых может быть много и состояния всех триггеров существенны, а делитель частоты имеет в общем случае всего один выход. При этом нас абсолютно не интересует, как изменяют свое состояние все триггеры, за исключением того триггера, на выходе которого появляется поделенная в заданное число раз частота. Это привносит свою специфику в методику синтеза делителей частоты.

Делители с коэффициентом деления кратным 2n строятся на счетчиках с последовательным переносом (как суммирующих, так и вычитающих, что не имеет значения в данном случае). Наиболее простой делитель с коэффициентом деления равным 2 — это счетный триггер.

При построении делителей частоты с коэффициентом деления не кратным 2n следует пройти следующие этапы:

1) определить потребное число триггеров делителя по той же формуле, что и для счетчиков;

2) построить временную диаграмму работы делителя частоты (для коррекции скважности выходных импульсов);

3) по временной диаграмме построить таблицу истинности делителя, по которой определить функции возбуждения триггеров делителя и построить его схему.

Пусть требуется построить делитель частоты с коэффициентом деления равным 10 на D-триггерах. Скважность выходной последовательности несущественна.

Построим делитель частоты на четырёх D — триггерах и выполним сброс на числе 10 для обеспечения коэффициента деления, равного десяти.

Рисунок 12 — Схема делителя частоты Временную диаграмму работы делителя частоты можно увидеть на рисунке 13.

Рисунок 13 — Временная диаграмма делителя частоты

1.7 Синтез последовательно-параллельного регистра Данный класс регистров используют для преобразования двоичных чисел из последовательной формы представления в параллельную. На рисунке 20 показана схема пятиразрядного регистра для преобразования данных из последовательной формы в параллельную на D-триггерах.

Вход С1 регистра служит для управления занесения информации в регистр, а вход С2 — для управления считыванием преобразованной информации.

Рисунок 14 — Схема последовательно-параллельного регистра На вход С2 последовательно-параллельного регистра подадим схему замедления, которая является делителем частоты с коэффициентом счёта равным 5. Изобразим полученный делитель на рисунке 15.

Рисунок 15 — Схема делителя частоты с коэффициентом счёта 5

Временную диаграмму работы последовательно-параллельного регистра можно увидеть на рисунке 16.

Рисунок 16 — Временная диаграмма последовательно-параллельного регистра Синтез устройства вычитания.

Блок вычитания производит логическую операцию вычитания чисел друг из друга (ai-bi=Si). Таблица истинности вычитания одного разряда приведена в таблице 8.

Таблица 8 — Таблица истинности полного одноразрядного сумматора

Минимизируем выходные функции с помощью метода Карно.

Рисунок 17 — Преобразования Карно для блока вычитания Преобразуем функции к базису ИЛИ-НЕ:

Аналогично преобразуем и выход Pi.

Построим схему блока вычитания. Схема приведена на рисунке 19. Схемой блока вычитания является сумматор, изображённый на рисунке 18. Построим на логических элементах полный одноразрядный сумматор, используя полученные выходные функции.

Рисунок 18 — Графическое обозначение полного одноразрядного сумматора Рисунок 19 — Схема полного одноразрядного сумматора На основе одного построенного блока полного одноразрядного сумматора построим схему вычитающего устройства, которое изображено на рисунке 20.

Рисунок 20 — Схема устройства вычитания Временную диаграмму работы устройства вычитания можно увидеть на рисунке 21.

Рисунок 21 — Временная диаграмма работы вычитающего устройства

1.8 Синтез параллельно-последовательного регистра Такие регистры применяют для преобразования двоичной информации из параллельной формы записи в последовательную. На рисунке 23 показана схема параллельно-последовательного регистра на D-триггерах. На вход С1 подается сигнал записи информации, а на вход С2 — сигнал считывания информации из регистра. Данные в регистр подаются по входам, а считываются — с выхода. Правила работы регистра для n-го такта работы представлены в таблице 6.

Таблица 6 Таблица истинности параллельного регистра на D-триггерах

Комбинация C1n = C2n = 1 является запрещенной, т. е. нельзя одновременно записывать и считывать информацию. Необходимо построить параллельно-последовательный регистр на 6 разрядов, а также реализовать схему замедления, которая подаётся на вход С1 регистра.

Рисунок 22 — Схема параллельно-последовательного регистра На вход С1 параллельно-последовательного регистра подадим схему замедления, которая является делителем частоты с коэффициентом счёта равным 6, т. к. количество разрядов регистра также равно 6. Изобразим полученный делитель на рисунке 23.

Рисунок 23 — Схема делителя частоты с коэффициентом счёта 6

Временную диаграмму параллельно-последовательного регистра изобразим на рисунке 24.

Рисунок 24 — Временная диаграмма, поясняющая работу регистра Заключение В данном курсовом проекте было разработано дискретное устройство, которое имеет следующую структуру:

1. Генератор тактовых импульсов (ГИ);

2. Параллельный счетчик импульсов на D — триггерах с коэффициентом счета 20;

3. Преобразователь кодов;

4. Делитель частоты на 10;

5. Два регистра: последовательно-параллельный и параллельно последовательный;

6. Устройство вычитания.

Работа каждого блока дискретного устройства была пояснена либо импульсно-временной диаграммой, либо диаграммой состояний. Так же была разработана принципиальная схема данного дискретного устройства, и отдельным пунктом была описана его работа. В качестве элементов памяти были использованы D-триггеры. Дискретное устройство реализовано в базисе ИЛИ — НЕ.

При выполнении данного курсового проекта также была изучена методика минимизации функций алгебры логики несколькими методами: такими как метод карт Карно и метод Квайна — Мак — Класки.

Список использованных источников

1 Сапожников В. В., Кравцов Ю. А., Сапожников Вл.В. Дискретные устройства железнодорожной автоматики, телемеханики и связи: Учебник для вузов ж.-д. трансп. М.: Транспорт, 1988. — 255 с.

2 Браммер Ю. А. Импульсные и цифровые устройства: Учеб. для студентов электрорадиоприборостроительных сред. спец. учеб. заведений. / Ю. А. Браммер, И. Н. Пащук — 7-е изд., перераб. и доп. — М.: Высш. шк., 2003. 351 с.: ил.

3 Бочков К. А., Березняцкий Ю. Ф. Анализ функциональной структуры и синтез дискретных устройств: Лабораторный практикум по дисциплине «Теория дискретных устройств». Ч. I-III. / Белорус. гос. ун-т трансп. Гомель: БелГУТ, 2001.

4 Березняцкий Ю. Ф. Задание и минимизация функций алгебры логики: Пособие для практических занятий по дисциплине «Теория дискретных устройств». — Гомель: БелГУТ, 2004. — 44 с.

5 Мулярчик С. Г. Интегральная схемотехника (функционально-логический уровень). — Мн: Изд-во БГУ, 1983. — 189 с.: ил.

6 Автоматизация систем электроснабжения: Учебник для вузов ж. — д. трансп. / Ю. И. Жарков, В. Я. Овласюк, Н. Г. Сергеев, Н. Д. Сухопрудский, А. С. Шилов; Под ред. Н. Д. Сухопрудского. — М.: Транспорт, 1990. — 359 с.

7 Интегральные микросхемы: Справочник / Б. В. Тарабрин, Л. Ф. Лунин, Ю. Н. Смирнов и др.; - М.: Радио и связь, 1983. — 528 с.: ил.

8 Бирюков С. А. Генераторы и формирователи импульсов на микросхемах КМОП // «Радио», 1995, № 7. с. 36−37, № 9. с. 54−55.

9 Пухальский Г. И., Новосельцева Т. Я. Проектирование дискретных устройств на интегральных микросхемах: Справочник. — М.: Радио и связь, 1990. — 304 с.: ил.

10 Федосеева Е. О., Федосеев Г. П. Основы электроники и микроэлектроники: Учебник. — М.: Искусство, 1990 — 240 с.

11 Автоматика, телемеханика и связь на транспорте: Пособие по оформлению дипломных проектов / Бочков К. А., Серенков А. Г., Кондрачук В. Ф., Харлап С. Н. Гомель: БелГУТ, 2002. 70 с.

Приложение Выбор микросхем Четыре логических элемента 2ИЛИ-НЕ Таблица Назначение выводов ИМС 2ИЛИ-НЕ

Таблица Параметры ИМС 2ИЛИ-НЕ

Четыре логических элемента 2ИЛИ-НЕ Таблица Назначение выводов ИМС 3ИЛИ-НЕ

Таблица Параметры ИМС 2ИЛИ-НЕ

Два логических элемента 4ИЛИ-НЕ Таблица Назначение выводов ИМС 4ИЛИ-НЕ

Таблица Параметры ИМС 2ИЛИ-НЕ

Два D — триггера с динамическим управлением Таблица Назначение выводов ИМС К1533ТМ2

Таблица Параметры ИМС К1533ТМ2

Таблица Таблица истинности D-триггера

Два полных независимых сумматора Таблица Назначение выводов ИМС К555 ИМ5

Таблица Параметры ИМС К555 ИМ5

.ur