Маршрут проектирования ПЛИС в САПР Active-HDL

Вернемся к процессу проектирования, приведенному на рис 3.1. Как было сказано выше, на всех этапах процесса проектирования формируется ряд моделей разного уровня абстракции, которые отвечают разным аспектам функционирование цифровых устройств. При этом суть процесса многоэтапного проектирования заключается в переходе от моделей с более высоким уровнем абстракции, к моделям с низшим уровнем абстракции, то есть в постепенной детализации описания цифрового устройства на каждом из этапов.

Весь процесс проектирования разбит на 5 главных этапов.

• 1. На первом этапе формируется техническое задание на проектирование цифрового устройства, в частности, формируются интерфейсная, производительная и функциональная модели, с применением которых можно постоянно осуществлять проверку на соответствие техническому заданию моделей сформированных на следующих этапах проектирования. Так производительная модель определяет быстродействие проектируемого устройства, интерфейсная — способ его интеграции до высшего иерархического уровня, а функциональная модель — алгоритм превращение информации в проектируемом устройстве.
• 2. На втором этапе формируется поведенческая модель. В Active-HDL под собственно поведенческой понимает модель, которая написана с применением всех имеющихся в языке VHDL конструкций и типов данных, например действительных чисел, файлов, динамической памяти и т. п. Поведенческая модель, которая разрабатывается на этом этапе, должна полностью отвечать требованиям и ограничением, сформулированным на первом этапе. Именно это и проверяется при поведенческом моделировании.
• 3. После формирования окончательного вида поведенческой модели разработчик переходит к Этапу 3 — созданию синтезной модели. Синтезная модель также относится к классу поведенческих, однако может быть написана лишь с помощью определенного подмножества конструкций языка VHDL, которые поддерживаются средствами синтеза логической структуры. На современном этапе развития средства синтеза (превращение VHDL-кода в схемы логических элементов) поддерживают не все имеются в VHDL языковые конструкции, в частности, не поддерживаются операции с вещественными числами. Переход от поведенческой модели к синтезированной характеризуется снижением уровня абстракции описания цифрового устройства. Синтезная модель проходит проверку при функциональном моделировании.
• 4. На четвертом этапе (этапе реализации) осуществляется реализация, т. е. переход от синтезной модели к модели уровня регистровых передач (Register Transfer Level Model — RTL — model). Такая модель включает лишь стандартные компоненты цифровых устройств, такие как регистры, счетчики, дешифраторы, триггеры и т. п. Ее поведение проверяется при временном моделировании.
• 5. Этап 5 представляет собой переход от модели к формированию битового потока, который загружается непосредственно в ПЛИС. После этого проводится окончательное тестирование уже аппаратно реализованного цифрового устройства. После чего, производиться решение о запуске серийного производства модели.

На всех этапах тестирования как генератор эталонных исходных значений цифрового устройства используется поведенческая модель, разработанная на втором этапе.